请哪位看看这个verilog程序,是一个四位计数器,有几句没看懂.module cheng(clk,clr,out);input clk,clr;output[3:0] out;reg[3:0] out;always@(posedge clk or posedge clr)beginif(clr)\x05out

请哪位看看这个verilog程序,是一个四位计数器,有几句没看懂.module cheng(clk,clr,out);input clk,clr;output[3:0] out;reg[3:0] out;always@(posedge clk or posedge clr)beginif(clr)\x05out
请哪位看看这个verilog程序,是一个四位计数器,有几句没看懂.
module cheng(clk,clr,out);
input clk,clr;
output[3:0] out;
reg[3:0] out;
always@(posedge clk or posedge clr)
begin
if(clr)
\x05out

请哪位看看这个verilog程序,是一个四位计数器,有几句没看懂.module cheng(clk,clr,out);input clk,clr;output[3:0] out;reg[3:0] out;always@(posedge clk or posedge clr)beginif(clr)\x05out
out